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レイアウト設計

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レイアウト設計における
このようなお悩みを解決します!

  • レイアウト、インプリ設計者が不足している
  • 設計技術力が高いエンジニアが不足している
  • 短かいスケジュールで納品したい

レイアウト設計とは

依頼された製品の各種I/Fから、定められた規則に従い、指定されたチップサイズ内に回路を配置配線しつつ、PPA(Performance Power Area)を満たす設計を遂行します。

ADTの特徴

豊富なノウハウと
多彩なアプローチ

検証リスク高のモジュールに対するFormal検証の適用大手半導体メーカー、ファブの最先端テクノロジーに20年以上対応しており、年々増加するレイアウト設計における諸問題を豊富なノウハウと多彩なアプローチで解決します。

各フェーズごとの対応が可能

お客様の希望する各種I/F(仕様書、RTL、ネットリスト)での開発に対応し、どのフェーズからでもご提案が可能です。

最小のイタレーションを具現化

論理合成(RTL I/F)から着手することで、レイアウト設計の難易度が低減できます。最小のイタレーションで低消費電力・高速・小面積なOASIS(GDS)まで具現化させます。

マニュアルレイアウトも
対応可能

チップ・階層レイアウトに関わらず対応します。また自動レイアウトだけではなく、マニュアルレイアウトも可能です。

最適なグループ体制と
最先端の設計

グループ体制がしっかりしており、最先端設計で培ったノウハウを共有し、より高い技術力を提供しています。

豊富な開発経験

創設以来、事業の柱として弊社を支えてきたため、技術力/ノウハウの蓄積量は豊富です。

レイアウト設計の種類

  • 論理合成/回路図の妥当性確認
  • テスト回路設計・DFT回路挿入
  • レイアウト設計 (自動、マニュアル、Mixedなど)
  • 各種検証 (STA、PV、SI、FVなど)

レイアウト設計フロー

レイアウト設計の開発事例

チップ開発

基地局向け、通信向け、自動運転・車載制御向け、画像・動画処理系などのチップを開発しています。

開発言語・環境

設計時に使用する主なツール

ツール名 用途 Vender(敬称略)
SpyGlass Netlistチェック Synopsys
Design Compiler 論理合成 Synopsys
genus RTL Synthesis Cadence
SCAN/ATPG tessent Mentor
Formality 等価検証 Synopsys
Verdi ロジック検証 Synopsys
IC Compiler PnRツール Synopsys
IC Compiler Ⅱ PnRツール Synopsys
Fusion Compiler PnRツール Synopsys
Innovus PnRツール Cadence
StarRC LPE Synopsys
Quantus LPE Cadence
Tempus STA Cadence
PrimeTime STA Synopsys
ICV PV Synopsys
OASIS-UTILITY PV Synopsys
Calibre PV Mentor
LAVIS-plus レイアウトViewer TOOL CORPORATION
VC-LP 電源検証 Synopsys
PT-PX 電力計算 Synopsys
Redhawk IRD/EM/DvD解析 Ansys
PathFinder RES/EM検証 Ansys